Problem mit Makefile

[dotti]

Hallo,

ich möchte gerne in meinem Makefile zwei Ziele mit unterschiedlichen gcc's definieren.
Ungefähr so:

CC=gcc

### Build all ###
all:
	@echo "------------------------------------------------------------------------"
	@echo "Start Build all"
	@echo "------------------------------------------------------------------------"
	@make $(PROGRAMM)
	@echo "------------------------------------------------------------------------"
	@echo "Ok, all done."
	@echo "------------------------------------------------------------------------"



### Build arm ###
arm:
	CC=/usr/local/arm/2.95.2/bin/arm-linux-gcc
	@echo "------------------------------------------------------------------------"
	@echo "Start Build arm mit $(CC)"
	@echo "------------------------------------------------------------------------"
	@make $(PROGRAMM)
	@echo "------------------------------------------------------------------------"
	@echo "Ok, all done."
	@echo "------------------------------------------------------------------------"

Das Problem ist das er die Variable CC beim Ziel arm nicht neu setzt und
somit nicht den richtigen gcc verwendet.
Wie kann ich dieses Problem lösen?


mfg


Klaus D.

 

[deepthroat]

Hi.

Ich finde es nicht wirklich sinnvoll die CC Variable auf irgendwelche festen Werte im Makefile zu setzen. Die CC Variable sollte vom Aufrufer festegelegt werden können:

make CC=gcc
make CC=/usr/local/bin/arm-gcc

Schreib dir zur Vereinfachung doch ein Shell Skript welches make jeweils mit den unterschiedlichen Compilern aufruft.

Gruß

 

[dotti]

Hallo deepthroat,


das wäre natürlich eine Möglichkeit.
Wenn es möglich ist würde ich jedoch gerne auf ein zusätzliches Skript verzichten.


mfg


Klaus D.